feat:接入iverilog工具
- 将iverilog可以随着插件的下载而下载 - 用户输入自然语言就可以控制生成对应的VCD文件
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tools/iverilog/README.md
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tools/iverilog/README.md
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@ -0,0 +1,247 @@
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# Iverilog 工具集成说明
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本插件**已集成** Icarus Verilog (iverilog) 工具，用于 Verilog 代码的编译和仿真，以及 VCD 波形文件的生成。
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## 目录结构
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```
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tools/
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└── iverilog/
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├── bin/ # 可执行文件目录（已包含 iverilog 工具）
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│ ├── iverilog.exe # Verilog 编译器 (Windows)
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│ ├── vvp.exe # Verilog 仿真器 (Windows)
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│ └── ... # 其他依赖文件
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└── README.md # 本说明文件
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```
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## 工具说明
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插件包中**已包含** Windows x64 版本的 iverilog 工具，无需额外安装。
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- **版本**: Icarus Verilog 11.0 (或更高)
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- **平台**: Windows x64
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- **许可证**: GPL v2+
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### Windows 安装
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1. 访问 Icarus Verilog 官方网站：http://bleyer.org/icarus/
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2. 下载最新的 Windows 安装包（例如：iverilog-v11-20210204-x64_setup.exe）
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3. 运行安装程序，按照提示完成安装
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4. 安装完成后，将以下文件复制到插件的 `tools/iverilog/bin/` 目录：
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- `iverilog.exe`
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- `vvp.exe`
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- 以及相关的 DLL 文件（如果有）
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**或者**，将 iverilog 安装目录添加到系统 PATH 环境变量中，插件会自动使用系统安装的版本。
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### macOS 安装
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使用 Homebrew 安装：
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```bash
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brew install icarus-verilog
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```
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安装完成后，iverilog 会自动添加到系统 PATH 中，插件可以直接使用。
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**可选**：如果想将 iverilog 打包到插件中，可以将以下文件复制到 `tools/iverilog/bin/`：
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- `/usr/local/bin/iverilog`
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- `/usr/local/bin/vvp`
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### Linux 安装
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#### Ubuntu/Debian
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```bash
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sudo apt-get update
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sudo apt-get install iverilog
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```
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#### Fedora/CentOS
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```bash
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sudo yum install iverilog
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```
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#### Arch Linux
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```bash
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sudo pacman -S iverilog
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```
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安装完成后，iverilog 会自动添加到系统 PATH 中，插件可以直接使用。
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## 使用方法
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### 1. 准备 Verilog 项目
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确保您的项目包含以下文件：
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- **顶层模块文件**：包含您的设计代码（例如：`counter.v`）
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- **Testbench 文件**：包含测试代码，文件名通常包含 `tb` 或 `test`（例如：`counter_tb.v`）
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### 2. Testbench 要求
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为了生成 VCD 波形文件，您的 testbench 必须包含以下语句：
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```verilog
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module counter_tb;
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// ... 信号声明 ...
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initial begin
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// 生成 VCD 文件
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$dumpfile("output.vcd"); // 指定 VCD 文件名
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$dumpvars(0, counter_tb); // 记录所有信号
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// ... 测试代码 ...
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#1000 $finish; // 结束仿真
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end
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// ... 其他测试代码 ...
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endmodule
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```
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### 3. 生成 VCD 文件
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在 IC Coder 插件的聊天界面中，输入以下任一命令：
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- `生成 VCD`
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- `创建 VCD`
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- `运行仿真`
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- `执行仿真`
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- `生成波形`
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插件会自动：
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1. 检查项目文件完整性
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2. 使用 iverilog 编译所有 Verilog 文件
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3. 使用 vvp 运行仿真
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4. 在项目根目录生成 `output.vcd` 文件
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### 4. 查看波形
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生成的 VCD 文件可以使用以下工具查看：
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- **GTKWave**（推荐）：开源波形查看器
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- Windows: http://gtkwave.sourceforge.net/
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- macOS: `brew install gtkwave`
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- Linux: `sudo apt-get install gtkwave`
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- **其他工具**：
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- ModelSim
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- Vivado
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- 在线 VCD 查看器
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## 示例项目
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### counter.v（顶层模块）
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```verilog
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module counter (
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input clk,
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input rst_n,
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output reg [3:0] count
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);
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always @(posedge clk or negedge rst_n) begin
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if (!rst_n)
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count <= 4'b0000;
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else
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count <= count + 1;
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end
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endmodule
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```
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### counter_tb.v（Testbench）
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```verilog
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`timescale 1ns/1ps
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module counter_tb;
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reg clk;
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reg rst_n;
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wire [3:0] count;
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// 实例化被测模块
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counter uut (
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.clk(clk),
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.rst_n(rst_n),
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.count(count)
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);
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// 生成时钟信号
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initial begin
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clk = 0;
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forever #5 clk = ~clk; // 10ns 周期
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end
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// 测试序列
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initial begin
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// 生成 VCD 文件
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$dumpfile("output.vcd");
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$dumpvars(0, counter_tb);
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// 初始化
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rst_n = 0;
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#20;
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// 释放复位
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rst_n = 1;
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#200;
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// 结束仿真
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$finish;
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end
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// 监控输出
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initial begin
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$monitor("Time=%0t rst_n=%b count=%d", $time, rst_n, count);
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end
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endmodule
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```
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## 故障排除
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### 问题：提示 "iverilog 不可用"
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**解决方案**：
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1. 确认已安装 iverilog
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2. 检查 iverilog 是否在系统 PATH 中：
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- Windows: 在命令提示符中运行 `iverilog -V`
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- macOS/Linux: 在终端中运行 `iverilog -V`
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3. 或者将 iverilog 可执行文件复制到 `tools/iverilog/bin/` 目录
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### 问题：提示 "项目文件不完整"
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**解决方案**：
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1. 确保项目中至少有一个 `.v` 或 `.sv` 文件
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2. 确保有 testbench 文件（文件名包含 `tb` 或 `test`）
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3. 确保 testbench 中包含 `$dumpfile` 和 `$dumpvars` 语句
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### 问题：编译失败
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**解决方案**：
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1. 检查 Verilog 代码语法错误
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2. 查看错误输出信息
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3. 确保所有模块都正确实例化
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### 问题：VCD 文件未生成
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**解决方案**：
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1. 确保 testbench 中包含 `$dumpfile("output.vcd")` 语句
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2. 确保 testbench 中包含 `$dumpvars` 语句
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3. 确保仿真运行了足够的时间（使用 `#时间 $finish;`）
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## 版本信息
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- 推荐 Icarus Verilog 版本：v11.0 或更高
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- 支持的 Verilog 标准：Verilog-1995, Verilog-2001, Verilog-2005, SystemVerilog (部分)
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## 相关链接
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- Icarus Verilog 官网：http://iverilog.icarus.com/
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- GTKWave 官网：http://gtkwave.sourceforge.net/
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- Verilog 教程：https://www.asic-world.com/verilog/
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## 许可证
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Icarus Verilog 是开源软件，遵循 GPL 许可证。
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